IV CONGRESO DE MICROELECTRO´ NICA APLICADA, UTN FACULTAD BAH´IA BLANCA, SEPTIEMBRE 2013
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Disen˜o de una Librer´ıa de Compuertas Esta´ndares en Tecnolog´ıa CMOS
Oroz De Gaetano Ariel, Alvarez Pablo Gabriel, Di Federico Mart´ın, Julia´n Pedro DIEC, Universidad Nacional del Sur, Av. Alem 1253, Bah´ıa Blanca, Buenos Aires, Argentina.
Resumen—El siguiente art´ıculo muestra el disen˜ o de una librer´ıa de compuertas lo´gicas implementadas en tecnolog´ıa CMOS. Se describe brevemente sus topolog´ıas, el funcionamiento y se incluyen los esquema´ticos de cada una de ellas as´ı como tambie´n las ma´scaras que permiten su implementacio´n en silicio. Entre las principales compuertas se encuentran la inversora, nand, nor, xor, compuerta de paso, etc.
I. INTRODUCCIO´ N
E N el disen˜o de circuitos integrados de aplicacio´n espec´ıfica (ASIC, por sus siglas en ingles Aplication Specific Integrated Circuit) es necesario contar con una librer´ıa de compuertas tanto para seguir un disen˜o tipo bottom up como top down [1]. Se comienza por la implementacio´n de compuertas ba´sicas que luego son combinadas para lograr compuertas o estructuras de complejidad mayor. En este trabajo se muestran los disen˜os de dichas compuertas elementales llevadas a cabo con la tecnolog´ıa ON C5 de Mosis, un proceso n-well CMOS esta´ndar de 0.5 μm, con tres capas de metal y dos de polysilicio. En esta tecnolog´ıa se considera 5V como un valor lo´gico alto y 0V como uno bajo. El software utilizado para el disen˜o de los esquema´ticos y ma´scaras es Tanner EDA.
Este trabajo esta´ organizado de la siguiente manera: se presentan en la segunda seccio´n aquellas compuertas elementales compuestas por pocos transistores y en la tercera seccio´n las compuertas ba´sicas construidas a partir de las elementales.
II. COMPUERTAS ELEMENTALES
Esta seccio´n incluye compuertas como la inversora, nand, nor, xor y compuerta de paso. Se muestra a continuacio´n una tabla de verdad unificada indicando el comportamiento lo´gico de las mismas.
Consiste en dos transistores, uno PMOS y otro NMOS, cuyos gates se encuentran conectados entre s´ı conformando el nodo de entrada tal como puede verse en la fig. 1. El drain del PMOS se conecta al drain del NMOS conformando el nodo de salida, los terminales bulk y source del transistor PMOS se conectan a la alimentacio´n (Vdd = 5V ) mientras que los respectivos del NMOS se conectan a tierra.
Cuando en la entrada de la compuerta el nivel lo´gico es bajo Vin = 0V , el transistor NMOS se encuentra en corte debido a que su tensio´n de gate-source es nula (Vgs = 0V ) y el nodo de salida se encuentra aislado del nodo de tierra. Por otro lado el transistor PMOS se encuentra encendido (Vgs = −Vdd) operando en la regio´n de triodo, produciendo que el nodo de salida quede directamente conectado a la alimentacio´n resultando en una salida con nivel lo´gico alto. De manera ana´loga, cuando la entrada es un nivel lo´gico alto, es el transistor PMOS el que se encuentra en corte (Vgs = 0V ) y el NMOS encendido y en la regio´n de triodo (Vgs = Vdd). Aqu´ı el nodo de salida se encuentra conectado directamente a tierra y aislado del terminal de alimentacio´n. De acuerdo a este ana´lisis la funcio´n lo´gica determinada por la compuerta es OU T = IN . En la fig. 2 se muestra la ma´scara del circuito, los terminales de gate se conectan entre s´ı con una linea de polysilicio, los terminales de drain de cada transistor se conectan entre si mediante una linea de metal uno. Las lineas de alimentacio´n y tierra se colocan por debajo y encima respectivamente, fijando una distancia determinada (pitch) para todas las compuertas de esta librer´ıa.
A B NAND NOR XOR
00
1
01
1
10
1
11
0
1
0
0
1
0
1
0
0
Cuadro I TABLA DE VERDAD DE LA COMPUERTA NAND.
II-A. Inversor
La compuerta inversora es una de las celdas ma´s simples en cuanto a cantidad de elementos y topolog´ıa, constituyendo uno de los bloques elementales incluidos en otras compuertas ba´sicas que se muestran posteriormente en este trabajo.
Figura 1. Circuito esquema´tico del inversor.
II-B. Compuerta de paso La compuerta de paso o de transmisio´n es el resultado de
conectar un transistor PMOS y un NMOS en paralelo como
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Figura 2. Ma´scara del inversor. Metal 1: azul; Polysilicio: rojo.
Figura 4. Ma´scara de la compuerta de paso.
puede apreciarse en la fig. 3. Los respectivos terminales de gate de los transistores representan las entradas de habilitacio´n (EN y EN ) de la compuerta. Los terminales de drain y source pueden hacer las veces de entrada o de salida. De esta manera, conectando la salida de un inversor al terminal EN del transistor PMOS, puede controlarse la habilitacio´n de la compuerta con una sola sen˜al lo´gica de habilitacio´n permitiendo pasar un dato lo´gico del source al drain o viceversa. La principal ventaja de implementar la compuerta de transmisio´n con dos transistores en paralelo es que se asegura el paso de un dato lo´gico fuerte ya sea que se desee transmitir un 0 o un 1 lo´gico. La fig. 4 muestra la ma´scara de la compuerta.
Solo en caso que ambas entradas correspondan a un valor lo´gico alto, los transistores PMOS se encuentran en corte, aislando el nodo de salida de la alimentacio´n mientras que los transistores NMOS se encuentran encendidos conectando la salida a tierra y produciendo as´ı un nivel lo´gico bajo. En cualquier otra combinacio´n de las entradas, alguno de los transistores PMOS conduce y alguno de los NMOS se encuentra en corte. De este modo la salida se ve desconectada de tierra y directamente conectada a la alimentacio´n produciendo una salida de nivel lo´gico alto. En la fig. 6 se muestra la ma´scara de la compuerta.
Figura 3. Circuito esquema´tico de la compuerta de paso.
II-C. Nand
Esta compuerta se compone de un total de cuatro transistores: dos PMOS conectados en paralelo entre la alimentacio´n y la salida, y dos NMOS conectados en serie entre la salida y el terminal de tierra. Cada entrada se conecta al gate de un transistor PMOS y al de un NMOS, el esquema de conexio´n se muestra en la fig. 5. Dado que se cuenta con dos entradas, el valor lo´gico de la salida de la compuerta depende de cuatro posibles combinaciones entre las mismas como se explica a continuacio´ n.
Figura 5. Circuito esquema´tico de la compuerta Nand.
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Figura 6. Ma´scara de la compuerta Nand.
Figura 8. Ma´scara de la compuerta Nor.
II-D. Nor
Esta compuerta posee dos entradas y consiste en dos transistores PMOS conectados en serie entre la alimentacio´n y la salida, y dos transistores NMOS conectados en paralelo entre la salida y tierra (fig. 7). Cuando ambas entradas corresponden a un valor lo´gico bajo, los transistores NMOS se encuentran en corte mientras que los PMOS estan encedidos, el nodo de salida esta´ directamente conectado a la alimentacio´n produciendo un nivel lo´gico alto. Para cualquier otra combinacio´n de las entradas alguno de los transistores PMOS se encuentra en corte mientras que alguno de los NMOS encedido. Esto produce que la salida se encuentre aislada de la alimentacio´n y conectada directo a tierra, produciendo una valor lo´gico alto en la salida. En la fig. 8 se muestra la ma´scara de la compuerta.
II-E. Xor
Esta compuerta posee dos entradas y una salida, su salida es un nivel lo´gico alto exclusivamente cuando una de las entradas se encuentra activa. Para esta implementacio´n se utiliza un inversor, una compuerta de paso y dos transistores (uno PMOS y un NMOS) que se conectan como se muestra en el esquema de la fig. 9.
Para comprender el funcionamiento de la compuerta supongamos primero el caso en que la entrada A es de nivel lo´gico bajo. La salida del inversor sera´ entonces un nivel alto produciendo que con A y A en los terminales de habilitacio´n, la compuerta de paso este´ habilitada. Independientemente del valor de B los transistores mencionados anteriormente no conducira´n y de este modo la entrada B es conducida por la compuerta de paso a la salida. En caso de que la entrada A sea un valor lo´gico alto, la salida del inversor sera´ un nivel bajo, deshabilitando la compuerta de paso y produciendo que los transistores se comporten como un inversor. La salida sera´ entonces la negacio´n de la entrada B. La lo´gica anterior corrobora la tabla de verdad de la compuerta Xor. La fig. 10 muestra la ma´scara de la compuerta.
III. COMPUERTAS BA´ SICAS
Las compuertas presentadas en esta seccio´n esta´n constituidas por algunas de las que se introdujeron en la seccio´n anterior, entre ellas se encuentran la compuerta inversora de tres estados, buffer de tres estados, latch y flip-flop D.
Figura 7. Circuito esquema´tico de la compuerta Nor.
III-A. Inversor de tres estados
El inversor de tres estados se compone de una compuerta inversora a la cual se le integra una compuerta de paso como se ilustra en la fig. 11. El fin es obtener una compuerta que al ser habilitada se comporta como un inversor lo´gico, en caso
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Figura 9. Circuito esquema´tico de la compuerta Xor.
Figura 10. Ma´scara de la compuerta Xor.
Figura 12. Ma´scara de la compuerta inversora de tres estados.
III-B. Buffer de tres estados
Un buffer de tres estados consiste en dos compuertas inversoras conectadas en cascada, con la particularidad que el inversor de la salida es de tres estados (fig. 13). De esta manera se tiene una compuerta que, al ser habilitada, pasa un dato lo´gico de la entrada sin modificar su valor. Su funcionalidad es u´ til en casos en los que se accede a un canal compartido de datos, se requiere regenerar una sen˜al, aislar compuertas lo´gicas entre s´ı o aumentar la capacidad de carga de una compuerta. En la fig. 14 se muestra la ma´scara de la compuerta.
contrario se encuentra en un estado de alta impedancia. En la ma´scara de esta compuerta (fig. 12) puede observarse como se aprovecha la disposicio´n de los nodos de la topolog´ıa para minimizar el largo de la celda al conectar de manera contigua todos los transistores PMOS y los NMOS.
Figura 13. Circuito esquema´tico del buffer de tres estados.
Figura 11. Circuito esquema´tico de la compuerta inversora de tres estados.
III-C. Multiplexor de dos entradas
El multiplexor esta´ conformado por dos compuertas de paso y un inversor, es decir que en total se trata de seis transistores (tres PMOS y tres NMOS). El caso del multiplexor de dos entradas, posee tres entradas y una salida. Dos de las entradas se conectan respectivamente a la entrada de cada compuerta de paso, mientras que la salidas de las mismas son conectadas entre si conformando el nodo de salida de la compuerta. La entrada restante denominada select (S) se utiliza para habilitar una compuerta de paso a la vez. De esta manera, y de acuerdo al esquema mostrado en la fig. 15, cuando la sen˜al S corresponda a un nivel lo´gico bajo la compuerta de paso de la entrada A estara´ habilitada mientras que la de la entrada B
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Figura 14. Ma´scara del buffer de tres estados.
Figura 16. Ma´scara del multiplexor de dos entradas.
estara´ deshabilitada. La salida entonces correspondera´ al nivel lo´gico de la entrada A, en caso de que S sea un nivel alto sucedera´ lo opuesto y la salida correspondera´ al nivel de la entrada B. La fig. 16 muestra la ma´scara de la compuerta.
Figura 17. Circuito esquema´tico del latch de flanco positivo.
Figura 15. Circuito esquema´tico del multiplexor de dos entradas.
III-D. Latch
De acuerdo con el esquema´tico de la fig. 17, el latch consta de dos compuertas de paso y cuatro inversores. El inversor que se encuentra conectado a la salida posee su entrada conectada a la salida de un multiplexor. Dependiendo la seleccio´n de este u´ltimo el inversor pasa un dato, desde el inversor de la entrada a la salida (L = 1), o se mantiene conduciendo el dato de la salida actual (L = 0). En la fig. 18 se muestra la ma´scara de la compuerta.
III-E. Flip-Flop D de flanco positivo
Para la implementacio´n de esta compuerta se utilizan dos latches, donde la salida de uno de ellos se conecta a la entrada de datos del otro, y dos inversores utilizados para sus respectivas sen˜ales de reloj de manera que mientras uno es transparente el otro mantenga el dato y viceversa. Esta compuerta posee dos estados estables que la convierten en
Figura 18. Ma´scara del latch de flanco positivo.
una unidad con capacidad de almacenar datos. El valor del estado de la salida (Q) en el esquema de la fig. 19 puede cambiarse aplicando sen˜ales a sus entradas, la de datos (D) y la de reloj (CLK). Particularmente el flip-flop D de flanco
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C LK
D Qsiguiente
flanco positivo 0
0
flanco positivo 1
1
flanco negativo X
Q
Cuadro II TABLA DE VERDAD DEL FLIP-FLOP D.
ascendente permite el paso del dato lo´gico D a la salida Q ante la presencia de un flanco ascendente de reloj. Frente a cualquier otro evento, el dato se mantendra´ a la salida sin variacio´n siempre y cuando no se produzca un nuevo flanco ascendente de la sen˜al de CLK.
En la ma´scara elaborada para la implementacio´n de esta compuerta (fig. 20) puede observarse que se establecen dos conexiones utilizando metal dos debido a la complejidad de las compuertas que componen al flip-flop.
el conexionado de las compuertas en niveles superiores, donde metal dos y tres se encuentran disponibles para ser utilizados.
REFERENCIAS
[1] N. Weste and K. Eshraghian, Principles Of CMOS VLSI Design, A Systems Perspective, 2nd ed. Addison-Wesley, 1993.
[2] T. Schubert and E. Kim, Active and Nonlinear Electronics. John Wiley and Sons, 1996.
[3] J. M. Rabaey, A. Chandrakasan and B. Nikolic, Digital Integrated Circuits - A design Perspective. Pearson, 2004.
Figura 19. Circuito esquema´tico del flip-flop D.
Figura 20. Ma´scara del flip-flop D.
IV. CONCLUSIO´ N
En este trabajo se presento´ la librer´ıa de compuertas digitales para disen˜o de circuitos microelectro´nicos. El incremento gradual en la complejidad de las compuertas mostradas remarca la importancia de un disen˜o de compuertas elementales que optimicen la utilizacio´n del a´rea de silicio y a su vez exploten la utilizacio´n de conexiones en las primeras capas. Para cumplir estos requisitos puede ser necesario, como en el caso de las compuertas aqu´ı presentadas, incrementar el ancho de las celdas.
Dado que la tecnolog´ıa utilizada posee solo tres capas de metal, se prioriza en todas las compuertas la utilizacio´n de polysilicio y metal uno para establecer las conexiones. De esta forma se obtiene mayor grado de libertad a la hora de realizar
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