Dimensionamiento de Buffers
Alejandro Elian Dello Russo, Jorge Alberto Bellini, Martín Di Federico, Pedro Julian Departamento de Ingeniería Eléctrica y de Computadoras
Universidad Nacional del Sur, Bahía Blanca, Buenos Aires, Argentina
Resumen— En este trabajo se analiza el dimensionamiento de transistores, para minimizar el tiempo de propagación (tp) en buffers. El análisis presentado, se realiza en forma analítica y por simulación. Se utiliza tecnología ON C5N de 0,5μm.
Palabras claves-- Buffer, dimensionamiento, tiempo de propagación, inversor.
I. INTRODUCCIÓN En la actualidad, muchos de los circuitos integrados (CI) deben manejar grandes capacidades de carga, lo cual genera restricciones adicionales en sus tiempos de trabajo. Para solucionar ésta problemática, es necesario encontrar alternativas que sirvan para trabajar con dichas cargas y disminuir los tiempos de transición. Una forma de encarar esta situación es hacer uso de los circuitos digitales denominados buffers, cuya característica principal es entregar mayor cantidad de corriente que cualquier compuerta convencional de tamaño mínimo; están compuestos por una cadena de inversores de distintos tamaños para lograr la corriente deseada de salida y los tiempos adecuados. Un ejemplo típico de ésta situación se presenta en la señal de reloj, ya que ésta se conecta a todas las compuertas sincrónicas que se hallan en un circuito integrado. Otro ejemplo se da en las conexiones de salida de los circuitos integrados, donde la capacidad que se debe manejar es mucho mas grande de las que se manejan dentro del CI.
El presente trabajo muestra un análisis de la cantidad mínima de inversores necesarios y sus dimensiones adecuadas para formar dichos buffers y optimizar el rendimiento de los CI.
II. ANÁLISIS ANALÍTICO
A. Transistores de tamaño mínimo.
El dimensionamiento de los transistores en circuitos CMOS es muy importante, ya que controla el tiempo de carga y descarga del capacitor conectado a su salida. El inversor de referencia se toma de tamaño mínimo, compuesto por una longitud de canal mínima para NMOS y PMOS, el ancho del NMOS Wn = Wmin. La resistencia equivalente de este se toma como resistencia de referencia y es:
Rref
=
2,2∗
θ μn∗C ox W nmin / Lmin
∗V
DD
(1)
para que el inversor sea simétrico, el tiempo de trepada debe ser igual al de caída, el tamaño de Wp se calculará de forma tal que cumpla Rp = Rn = Rerf. Y como:
Rn=2,2∗Kσn∗V DD
Rp=2,2∗Kσp∗V DD (2) y (3)
se tiene que:
Rp Rn
=
K K
n p
=
W W
n p
=
μn μp
(4)
entonces Wp tiene que ser μn/μp veces mayor que Wn . Lo que produce que la capacidad del PMOS sea μn/μp veces mayor que el NMOS. La capacidad total de salida del inversor se tomara como referencia y es:
( ) Cref
=C N
+C
p =C N∗
1+
μn μp
(5)
Como los tiempo son iguales, se llamará τ al tiempo de transición genérico:
( ) τ=t
f
=tr=2,2∗R−ref
∗( C ref
+C
L ) =τ
ref
∗
1+
CL C ref
(6)
con
τref =2,2∗Rref∗Cref (5)
(7)
B. Aumento de tamaño de transistores
Al introducir un factor de escala S para realizar el dimensionamiento, este solo afecta el ancho de los transistores dejando intacto el largo del canal, Ln = Lp = Lmin. Y modificando los anchos como:
W n =S∗W nmin y W p =S∗W pmin (8) y (9)
Las ecuaciones de las resistencias dependen inversamente de Kn o Kp.
K
n
=
μ
n∗C ox∗W Ln
n
y
K
p=
μ
p∗C ox∗W Lp
p
(10) y (11)
Estos parámetros son linealmente dependientes de Wn y Wp con lo cual la resistencia equivalente disminuye al incrementar el ancho de los transistores.
La capacidad aumenta linealmente con el factor de escala “S” ya que aumenta el área del transistor linealmente.
R=R
N
=R
P=
R ref S
(12)
C=S∗C ref
(13)
Luego de estas modificaciones el tiempo de transición queda:
( ) τ=2,2∗R∗C∗
1+
CL C
(14)
( ) τ=
2,2∗
R ref S
∗S∗C ref ∗
1+
CL S∗Cref
(15)
( ) ( ) τ= 2,2∗Rref∗Cref∗
1+
CL S∗Cref
=τ ref∗
1+
CL S ∗C ref
(16)
C. Cadenas de inversores para formar el Buffer Cuando se trabaja con capacidades grandes manejadas por
inversores de tamaño mínimo los tiempos de transición aumentan, es por eso que se deben implementar cadenas de inversores que van aumentando su tamaño, modificando los anchos de los mismos, de manera progresiva.
Se debe considerar el aumento de la capacidad propia del inversor con respecto a la etapa anterior, la relación de capacidad de entrada y salida de un inversor de tamaño mínimo es
Cin= γ1∗Cref
(17)
donde el parámetro γ depende de la tecnología y su valor es aproximado a 1.
El tiempo se calcula mediante la siguiente ecuación
( ) ( ) τ=τref∗
1+
CL γ∗C ref
=τref ∗
1+
f γ
(18)
donde f es el fan-out efectivo
f=
CL Cin
(19)
que representa la relación entre las capacidades de salida y entrada de cada etapa.
Al tener una cadena de N inversores la primer capacidad es Cin,1 que es la capacidad de un inversor de tamaño mínimo y la N-esima corresponde a la capacidad de carga CN = CL. El j-esimo inversor tiene capacidad de entrada Cin,j y de carga CL,j=Cin,j+1 y el tiempo de transición entre cada inversor es
( ) ( ) τ
j =τ( int )∗
1+
fj γ
=τ( int )∗
1+
C in,j+1 γ ∗C in,j
(20)
donde τ(int) es el tiempo intrínseco de la compuerta. El tiempo total de la cadena es la suma de los tiempos de
cada etapa.
∑ ( ) ( ) τT
N
=
j= 1
τ
j
=τ( int )∗
1+
fj γ
=τ (int )∗
1+
C in,j+1 γ∗Cin,j
(21)
III. FACTOR DE DIMENSIONAMIENTO CONSTANTE
Hasta aquí se planteó que el factor de dimensionamiento se lo denomina S, ahora se justificará porque éste debe ser constante para todas las etapas.
Para comenzar se hallan los valores de capacidad que hagan mínimo el tiempo de transición, para ello hay que plantear derivadas parciales de τT con respecto a las capacidades e igualarlas a cero
∂ τT ∂ C in,j
=0
con
j= 2,… N −1
(22)
y el resultado de esto es:
C in,j C in,j-1
=
Cin,j+1 C in,j
→f
j =f
j+1
(23)
el cual indica que el fan-out efectivo de cada etapa debe ser el mismo.
Por lo tanto el factor de escala entre etapas también debe ser el mismo. F es el fan-out efectivo entre entrada y salida de la cadena, y el individual puede calcularse como
f= N√ F
(24)
IV. MÍNIMO NÚMERO DE ETAPAS
Para determinar el mínimo número de etapas hay que derivar el tiempo de transición total τT con respecto al número total de etapas N.
( ) dτT
dN
=τ( int )∗
1+
N√ F
γ
−
N∗τ γ
(int
)∗ln
F
N√ F
N2
(25)
la solución de esta es una ecuación trascendente
γ+
N√
F
−
lnF N√
N
F
(26)
Al resolver por métodos de calculo numérico para un valor de γ=1 da que f=3,6. Este número no es correcto a la hora de implementarlo, es por eso que se aproxima a 4. Con estos datos se determina el número de etapas.
Ñ
=
ln F ln4
= 0,72ln
F
(27)
mientras que el resultado teórico
N=
ln F ln3,6
=
0,78ln
F
(28)
donde se ve que el resultado en la elección del número de etapas no varia mucho.
Ahora por medio de simulación se verifica este resultado.
V. RESULTADOS Y SIMULACIÓN La simulación se realizó en el programa Tanner versión 13, con tecnología ON C5N corrida V25U. Las simulaciones se realizaron con circuitos desde 2 hasta 10 etapas, es decir diez inversores conectados en serie para lograr un buffer. Y los dimensionamientos en pasos de:
f= 2 , f= 3 , f= 3,5 , f= 3,6 , f= 3,7 , f= 3,8 , f= 3,9 , f= 4 y f= 4,1
Para no sobrecargar con imágenes solo se visualizan los circuitos para los casos de dos y diez etapas, cada etapa es un inversor. La carga del circuito es un paralelo entre una resistencia de 1MΩ en paralelo con una capacidad de 10pF, la elección de éstos componentes es debido a que simula la punta de un osciloscopio. La señal de entrada la produce una fuente cuyos tiempos de trepada y de bajada son 60ps, y antes de ingresar al buffer pasa por un inversor para simular que esta conectado a la salida de cualquier compuerta de tamaño mínimo.
TABLE I.
RESULTADOS DE SIMULACIÓN
N f=2 f=3 f=3.5 f=3.6 f=3.7 f=3.8 f=3.9 f=4 f=4.1
2 19,36 12,7 10,8 10,7 10,35 9,98 9,77 9,46 9,19
3 9,57 4,36 3,35 3,33 3,04 2,92 2,8n 2,71 2,62
4 4,91 1,89 1,47 1,47 1,37 1,34 1,31 1,27 1,25
5 2,78 1,16 1,04 1,04 1,03 1,02 1,02 1,02 1,03
6 1,8 1,04 1,07 1,07 1,09 1,10 1,12 1,13 1,15
7 1,35 1,08 1,16 1,15 1,20 1,21 1,24 1,26 1,28
8 1,21 1,21 1,33 1,33 1,38 1,41 1,44 1,46 1,49
9 1,17 1,32 1,47 1,47 1,53 1,56 1,59 1,61 1,65
10 1,23 1,48 1,66 1,66 1,73 1,76 1,79 1,83 1,86
Para analizar mejor la tabla 1, se puede observar la gráfica de la figura 3 que presenta los resultados de simulación para factor de escala 2, 3 y 4.
La Figura 1 muestra el diseño de un buffer de dos etapas:
FIGURA 1: Buffer de dos etapas La Figura 2 muestra el diseño de un buffer de diez etapas:
FIGURA 3: Tiempo de propagación vs cantidad de etapas
FIGURA 2: Buffer de diez etapas
La figura 4 muestra los resultados obtenidos para todas las etapas con un factor de escala 3.7, 3.8, 3.9 y 4,1.
Resultados obtenidos:
La tabla 1 muestra los resultados obtenidos de la simulación de buffers con distinto número de etapas y dimensionamiento, los tiempos se expresan en nano segundos.
VI. CONCLUSIONES En teoría se ve que el valor de f óptimo es 3,6. Mientras que en la simulación los valores van desde 3,8 a 4. En la practica, llevar este valor a 4 es la mejor opción, y luego con este se calcula el número de etapas. La simulación revela que estar por debajo o por encima del numero óptimo de etapas hace que el tiempo de propagación no sea mínimo. En el caso de considerar un número de etapas superior al óptimo, no solo se gastará área de silicio de más sino que además el circuito es más lento de lo que debería ser.
REFERENCIAS • Active and Nonlinear Electronics, Thomas schubert,
Jr., Ernest Kim, Jhon Wiley and Sons 1996 (ISBN 0-471-57942-4) • Digital Integrated Circuits – A Desing Perspective, Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolic (ISBN 0-13-090996-3)
FIGURA 4: Tiempo de propagación vs cantidad de etapas
En los resultados obtenidos se observa que el número de etapas óptimo es 5. Analíticamente los cálculos dan:
N
=
ln ln
F f
= 18,,0358
=5,83
(29)
Que da por encima de 5, se decir que al suponer γ=1 se introduce error y por eso se calculará éste parámetro en base a los resultados obtenidos. Para calcular cual es el γ de la tecnología, hay que tener capacidad de entrada y salida del inversor de tamaño mínimo
C in= 2∗C GDn+ C GBn+C GSn +2∗C GDp +C GBp+C GSp
Cin=3196,8 aF
(30)
y
C out= 2∗CGDn +C GBn +2∗C GDp +C GBp
Cout=11436,6 aF
(31)
Ahora con la capacidad de salida del inversor de mínimo tamaño, el dimensionamiento y la cantidad de etapas, se calcula el parámetro γ
γ= ln
F∗ N
N√
F
−
N√
F
=(
ln F N
−1
)∗N√
F
=
3,47
(32)
Entonces con esto se concluye que la tecnología tiene este valor de γ.
Ver+/-
